英特尔(INTC.US)的工艺究竟落后了多少?_文灿股份,兴化股份,

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  现在,人们对英特尔(INTC.US)如何与领先的代工厂进行比较以及未来的发展抱有浓厚的兴趣。几年前,我发表了几篇非常受欢迎的文章,文中我将各种公司的制造工艺转换为“等效节点”(Equivalent Nodes:EN)。节点——基于制程的实际物理特征,但已与物理特征和“营销数字”脱钩。

  我的原始文章基于ASML所做的一些工作,并且使我得以扩展和发布。基本上,对于所有领先的逻辑生产商,他们所做的是将节点数与接触式多边形间距( ContactedPoly Pitch:CPP)乘以最小金属间距(Minimum Metal Pitch:MMP)得出的曲线拟合结果可用于以一致的方式为制程分配节点号方法。最初计算EN的方法的问题在于,缩放开始过渡到包括轨道高度(Track Height:TH)和单扩散对双扩散中断( Single versusDouble Diffusion Break)。最终,我采用了基于Intel指标的60%的两个输入NAND单元和40%的扫描触发器( Scanned FlipFlop)单元的加权平均值,以每平方毫米数百万个晶体管的密度采用了晶体管。生成的数字可以更完全地捕获逻辑缩放,但与人们习惯的节点不同。如果您看一下当今逻辑晶圆厂的现状,则有两家代工厂商——三星和台积电(TSM.US),以及一个IDM——英特尔,后者仍在追求逻辑技术的最先进水平。而代工厂遵循的是65nm,40nm,28nm,20nm,16nm / 14nm,10nm,7nm,5nm和3nm的“代工厂”节点路线图。另一方面,英特尔保留了更为经典的节点顺序,分别为65nm,45nm,32nm,22nm,14nm,10、7nm和5nm。此外,由于Intel的节点到节点的缩放比例通常比代工厂要大,因此节点名称不再对齐。 考虑到之前发生的这种情况,我可以通过绘制节点与晶体管密度的关系来使EN复活。我决定将TSMC用作基线,因为它们是明显的逻辑密度领导者,我将TSMC的节点从28nm扩展到预计的1.5nm,并绘制了节点与晶体管密度的关系曲线,并拟合了一条曲线,见图1。

图1。 TSMC节点与晶体管密度。

  图1中的曲线拟合具有0.9879的出色R平方值。使用曲线拟合方程式,我可以获取Intel节点并根据TSMC的节点缩放比例(EN)生成节点编号。 台积电宣布通过3nm节点改善时序和密度。假设台积电在新节点上保持两年的节奏,并且继续像5nm和3nm节点那样一代又一代地缩小,我们可以将晶体管的密度相对于节点的投影预测为1.5nm。 英特尔已经提供了有关7nm时序和密度改进的指南,然后我们假定英特尔以两年的节奏恢复,并且缩小2倍(与7nm相同),并为英特尔预测晶体管密度。我要在这里指出,英特尔用了3年的时间才使14nm投入生产,花费了5年的时间才使10nm投入生产,而现在正朝着3-4年的7nm方向发展。因此,我认为这是英特尔的进取路线图。

  图2提供了我们针对台积电的逐年节点和针对英特尔的节点(EN)以及逐年(EN)的路线图。

图2。 TSMC和英特尔节点路线图。

  我们预计英特尔的7nm节点的EN值为4.1nm(介于TSMC 5nm和3nm节点之间),英特尔5nm节点的EN值为2.4nm(介于TSMC 3nm和2nm节点之间)。如果每代缩小2倍,则Intel 3nm节点的EN值可以达到1.3nm或略好于TSMC的1.5nm。当然,这前提是intel可以以比过去更快的速度执行2倍的收缩。

  英特尔的这一发展路线图虽然积极进取,但至少在十年中期之前,他们一直在与台积电竞争。

  该路线图完全基于密度,并且英特尔产品通常要求比大多数台积电客户更高的性能。尽我们所能对英特尔和台积电的性能进行基准测试,我们相信英特尔10SF在台积电7nm方面具有竞争力。我希望英特尔7纳米能够与台积电3纳米竞争,英特尔5纳米能够与台积电2纳米竞争。

  如果英特尔正在阅读此文,我建议他们可以帮每个人一个忙,将7nm重命名为4nm,将5nm重命名为2.5nm,这样它们在命名过程上与其他逻辑领导者相比将更加一致。

  总之,该分析提供了一种将Intel节点转换为等效的TSMC节点的方法,并提供了两家公司到2020年代后期的路线图。即使执行积极,英特尔也可能会在最好的情况下与台积电竞争,甚至可能拖延到十年中期。

 

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